Univerzitet u Novom Sadu. Fakultet tehničkih nauka. Centralni procesor LPRS2

Transcription

1 Uiverzitet u Novom Sadu Fakultet tehičkih auka Cetrali procesor LPRS2

2 Cetrali procesor Osovi deo račuarskog sistema, obavlja aritmetičke i logičke operacije, upravlja memorijom i ulazo-izlazim podsistemom Mikroprocesor CP kao VLSI kompoeta silikoska podloga zatvorea plastičim ili keramičkim omotom, okružea ožicama (izvodima ili termialim tačkama)

3 Proizvodi proces

4 ORGANIZACIJA REGISTARA

5 Osova orgaizacija takt apajaje tajmig MAR upravljacka jediica SUS MRP upravljacka logika ALJ registri upravljacki ROM IUS registri opšte amee ukazivac steka KOP istrukcioi registar registar staja programski brojac MAR - adresi prihvati registar MRP - Prihvati registar podataka ALJ - Aritmeticko-logicka jediica KOP - Spolji ulazi SUS - Spolji upravljacki sigali IUS - Iteri upravljacki sigali ALJ (it, float) Registri (data, adr) Itere magistrale UJ - upravljački sigali iteri spolji Specijali registri PC, IR MAR, MRP SR, SP

6 Registar staja (SR) Idikatorski biti Kotroli biti Praćeje AL operacija V,Z,S,C dozvola prekida (iterrupt eable) A B 8-bita ALJ V Z S C Select

7 Provera vredosti bita SR Uslova graaja: JC, JNC, JNZ, JZ, JGE Ispitivaje vredosti jedog bita registra Upoređivaje dva broja (oduzimaje+test) A 101x1100 B A B 000x0000

8 Ukazivač steka (SP) MEMORIJA Ukazivač Steka SP ELEMENAT 1 pop: SP SP-1 M [SP] Ri Ri M [SP] SP SP+1 A ELEMENAT 2 A-1 ELEMENAT 3 A-2 ELEMENAT 4 push: (do) (vrh) Struktura memorijskog bloka dodeljeog magaziskoj memoriji A-3 Adresa MEMORIJSKI BLOK DODELJEN STEKU

9 ORGANIZACIJA INTERNIH PRENOSNIH PUTEVA

10 Zadatak i varijate rešeja Međuregistarski trasfer Magistrala orgaizacija Jedistve preosi put Multiplekseri i registri sa tri staja Memorijska orgaizacija registara

11 Magistrala orgaizacija PC MAR MRP IR XR1 MUX A Ad1 MUX B Ad2 XR2 AC SR MQ D S ALJ Ad3 POMERAČ Ad4 Adr US UJ

12 Magistrala sa dodeljeim multiplekserima K2 K1 R2 0 S MUX Pui R0 1 R1 Osova maa - veliki broj veza

13 Jedostruka magistrala (sigle-bus) Izbor S0 S1 S2 0 1 S 2x1 MUX Pui L0 L1 L2 Pui L0 L1 L2 R0 R0 Izbor 0 1 S 2x1 MUX 0 R1 1 S1 S0 3x1 MUX Magistrala 2 R1 0 1 S 2x1 MUX R2 (a) Dodeljei multiplekseri a) b) R2 (b) Jedostruka magistrala 6 ulaza, što zahteva ukupo (2I + ILI) 3 = 9 logičkih kola; 3 ulaza, odoso (3I + ILI) = 4 logičkih kola.

14 Magistrale realizovae pomoću registara sa tri staja Redukcija broja liija Skraćeje kašjeja - jeda ivo logičkih kapija Dvosmeri (bidirekcioi) registar sa tri staja Pui Pui R R Dozvola Dozvola

15 Realizacija magistrale sa 3 staja Polazi registar - postavljajem sigala dozvole Odrediši registar - sigali za pujeje registra Dozvola E0 E1 E2 Pui L0 L1 L2 Magistrala R2 Pui Dozvola R1 Pui Dozvola Pui Dozvola R0

16 Registarska memorija (scrach-pad) Ekoomičija varijata orgaizacije Forma memorije register file Pristup registru preko adrese Memorija malog obima, smeštea uutar procesora i ultra-brza Za razliku od OM, e sadrži istrukcije

17 Orgaizacija procesorskih registara u obliku memorije Maa - višestruki pristup memoriji radi izvršeja stadardih istrukcija Istrukcija R2 R3 + R4 Izvrše mikroistrukcije t1: A M [011] t2: B M [100] t3: M[011] A + B

18 Uapređea orgaizacija Dvostruki pristup (dual-port) B - port Ri Ri * Rj za 1 takt D port (triple-port) Upravljačka reč

19 SPOLJNI SPREŽNI SIGNALI PROCESORA

20 SPOLJNI SPREŽNI SIGNALI PROCESORA Stadardizacija sprežih sigala apajaje, sigal takta, sigale pomoću kojih procesor komuicira sa memorijom, ulazo-izlazim podsistemom, ili sa drugim procesorima.

21 Spreže magistrale mikroprocesora ABUS adresiraje memorije i U/I uređaja jedosmera broj liija određuje kapacitet memorije (2) DBUS - preos podataka dvosmera preos korišćeje kapija sa tri staja CBUS - skup kotrolih sigala za komuikaciju preko prethode dve magistralu, i sve ostale potrebe za uspešo fukcioisaje račuarskog sistema IOBUS sprega sa UI uređajima

22 Spolji spreži sistem hipotetičkog procesora

23 Adresa magistrala Orgaizacija adresog prostora račuarskog sistema byte osova jediica reč (8b, 16b, 32b, ) - jediica preosa podataka Adresa reči je poravata a veličiu reči it x; 2-1 assert((x % sizeof(x)) == 0); bita reč 32 bita reč bita reč 16 bita reč

24 Magistrala podataka Broj liija podataka = dužia reči 32b ili 64b procesor Različiti istrukcijski setovi 32b protiv 64b 32b ima maje pokazivače Maje kostate Maji izvrši fajl Maje memorije Brže čitaje i pisaje brže izvršavaje 64b sistem može da adresira više memorije 4GiB i više

25 Upravljačke liije za preos podataka M/UI: Memory/IO R/W: Read/Write W/B: Word/Byte AS: Address Strobe DS: Data Strobe RDY: Ready

26 Ostali kotroli sigali Liije za rukovaje prekidima ItReq, ItAck Liije za rukovaje magistralom BusReq, BusGrated, BusLock Druge upravljačke liije Reset, IReset, staje procesora i sl.

27 VREMENSKI REDOSLED SIGNALA CENTRALNOG PROCESORA

28 Takt cetralog procesora CP je sihroi automat Ciklus takta predstavlja elemetari iterval aktivosti obrade mikroistrukcije Geerator vremeskih fukcija

29 Istrukcioi ciklus Niz vremeskih itervala u kojima se vrši prihvataje i izvršavaje eke od istrukcija Istrukcioi ciklus = mašiskih ciklusa Primer: INC adresa_operada

30 Mašiski ciklus Elemetare operacije procesora Najčešće vezae za operacije a magistralama Ograiče broj različitih tipova memorijska operacija čitaja memorijska operacija upisa itere operacije prepozavaje prekida preuzimaje magistrale reset procesora

31 Mašiski ciklus čitaja Pristup memoriji ili UI uređaju, bez (a) i sa stajem čekaja (b) T1 procesor postavlja adrese i aktivira AS T2 procesor aktivira DS, a opadajućoj ivici poče ispitivaje RDY T3 memorija postavi podatke, koji se učitavaju a opadajućoj ivici DS, praćeo deaktivirajem AS TW čekaj jeda ciklus ako je RDY eaktiva

32 Mašiski ciklus upisa T1 - procesor postavlja adresu i AS T2 procesor postavlja podatke i aktivira DS TR upis u memoriju RDY kao i pri čitaju

33 Mašiski ciklus brisaja (RESET) Prevodi procesor u pozato staje Procesor ispituje ulaz RESET a opadajućoj ivici svakog ciklusa takta Prema tome, e radi se o završetku tekuće istrukcije ili mašiskog ciklusa, tj. bilo kada se može desiti Po deaktiviraju RESET, postavlja se početo staje procesora

34 MAŠINSKI JEZIK

35 MAŠINSKI JEZIK Biari format Mašiske istrukcije (kod operacije) Adresi režimi (adresa operada) Mašiski program Tekstuali format Asemblerski jezik Asemblerski program Biara kompatibilost ABI Applicatio Biary Iterface

36 Upoređeje procesora sa kompleksim i redukovaim setom istrukcija CISC (Complex Istructio Set Computers) optimizovai za više programske jezike i kompakte programe RISC (Reduced Istructio Set Computers) postizaje visoke propusosti i brzog izvršavaja istrukcija

37 Tipovi istrukcija Na osovu fukcije aritmetičko-logičke istukcije (izmea podataka u registrima), istrukcije graaja - uslovog, bezuslovog, veze sa potprogramom. Po ačiu pristupa podacima istrukcije sa obraćajem memoriji (ajmaje jeda adresa mora biti memorijska adresa), istrukcije bez obraćaja memoriji (preos podataka između registara).

38 Adresi režimi: Metodi geerisaja adresa podataka (operaada) u vreme izvršeja ekog programa:

39 Adresi režimi:

40 Adresi režimi:

41 Adresi režimi:

42 FORMAT INSTRUKCIJA Format istrukcija defiiše sitaksu mašiskog jezika Kod operacije defiiše operaciju koja će se izvršiti ad polazim operadima radi geerisaja rezultata koji se upisuju u odrediši operad. Broj operaada (0, 1, 2, ) Adresost - broj pristupa memoriji u toku izvršeja istrukcije