LINEARIZACIJA NAPONSKI KONTROLISANE LINIJE

Transcription

1 UNIERZITET U NIŠU ELEKTRONSKI FAKULTET Goran S. Jovanović LINEARIZACIJA NAPONSKI KONTROLISANE LINIJE ZA KAŠNJENJE ZA PRIMENU U DLL Doktorska disertacija Niš, 006.

2 ii

3 Sadržaj 1. UOD 1. ARHITEKTURA DLL KOLA 6.1. Uvod DLL arhitekture Arhitektura analognog DLL kola Arhitektura digitalnog DLL kola Arhitektura hibridnog DLL kola Karakteristike tipova DLL arhitektura Modeli DLL kola Linearni model DLL kola u s domenu Linearni model DLL kola u z domenu Džiter u elementima za kašnjenje i baferima Fazni šum u elementima za kašnjenje i baferima PLL Prenosna funkcija PLL kola Džiter u ring naponski kontrolisanom oscilatorima Fazni šum u ring naponski kontrolisanom oscilatorima Poređenje DLL i PLL kola Džiter u DLL i PLL kolima Zaključak KOMPONENTE DLL KOLA Uvod Linije za kašnjenje Analogno kontrolisane linije za kašnjenje Strujno oslabljeni element za kašnjenje Kapacitivno opterećeni element za kašnjenje Ostali analogni elementi za kašnjenje Poređenje karakteristika, raznih tipova analognih linija za kašnjenje Digitalno kontrolisane linije za kašnjenje reme kašnjenja logičkih kola Realizacije digitalno kontrolisanih linija za kašnjenja Digitalno kontrolisane linije sa analognim elementima za kašnjenje Hibridno kontrolisane linije za kašnjenje Karakteristike različitih tipova linija za kašnjenje Komponente fazne povratne sprege u DLL Fazni detektor Dinamički fazni detektor Strujna pumpa Niskofrekventni filtar Korektori širine impulsa Zaključak APLIKACIJE SA DLL KOLOM Uvod iše-frekvencijska i više-fazna sinteza takta sa DLL kolom...49 iii

4 4..1. Implementacija višefrekvencijskog i višefaznog sintezatora takta sa DLL kolom Džitera u PLL i DLL kolu Distribucija i održavanje korektne sinhronizacije takta sa DLL kolom Konvertor vremena u digitalnu vrednost visoke rezolucije TDC principi rada...56 Analogni TDC baziran na integraciji struje...56 Digitalni TDC baziran na brojačima...56 TDC baziran na tehnici ernier kašnjenju Implementacija TDC baziranih na tehnici ernier kašnjenja...57 Komponente ernier konvertora elementi za kašnjenje...58 Komponente ernier konvertora memorijski element Rezultati simulacije Adaptivna petlja za kontrolu širine impulsa Standardni tipovi PWCL...63 Konvencionalna PWCL...63 PWCL sa fiksnom fazom...64 PWCL sa brzim uspostavljanjem stabilnog stanja Adaptivni PWCL...65 Pseudo Invertorski Upravljački Stepen - PIUS...66 Strujna Pumpa - SP Paralelna strujna pumpa SP...68 Kontroler strujne pumpe KSP...69 Naponski kontrolisano bias kolo - BC Princip rada...69 Adaptivnost Analiza i dizajn petlje...70 Nelinearni režim...71 Linearni režim...7 Stabilan režim Rezultati simulacije APWCL Zaključak LINEARNE ANALOGNE NAPONSKI KONTROLISANE LINIJE ZA KAŠNJENJE Uvod Analogni element za kašnjenje dizajn dilema Analogna linija za kašnjenje sa regulacijom napona praga Rezultati simulacije Strujno oslabljeni element za kašnjenje sa simetričnim opterećenjem Realizacija strujno oslabljenog element za kašnjenje sa kolom za simetrično opterećenje Rezultati simulacije Strujno oslabljeni element za kašnjenje sa nelinearnim bias kolom Realizacija nelinearnog bias kolo Linija za kašnjenje od strujno oslabljenih elemenata sa linearnom regulacijom kašnjenja Modifikovana DLL arhitektura Simulacija modifikovane DLL arhitekture Zaključak ZAKLJUČAK 97 LITERATURA 100 iv

5 Slike Slika 1. Tipične karakteristike kašnjenja u zavisnosti od digitalnog (a) i analognog (b) kontrolnog signala...6 Slika. Blok šeme arhitekture analognog DLL kola...7 Slika 3. Naponski kontrolisana linija za kašnjenje sa 5 elemenata (a) i talasni oblik signala na izlazima elemenata (b)...8 Slika 4. Prelazni režim analognog DLL kada prednjači CLK ref signal (a) i kada prednjači CLK out signal (b)...9 Slika 5. Blok šeme arhitekture digitalnog DLL kola baziranog na multiplekseru...10 Slika 6. Blok šeme arhitekture digitalnog DLL kola baziranog na pomeračkom registru...10 Slika 7. Prelazni režim u digitalnom DLL kolu...11 Slika 8. Blok šeme arhitekture hibridnog digitalnog DLL kola...11 Slika 9. Linearni model DLL kola...13 Slika 10. Diskretni linearni model DLL kola...14 Slika 11. Džiter...15 Slika 1. Spektar faznog šuma...15 Slika 13. Talasni oblici napona na ulazi i izlazu CMOS invertora...16 Slika 14. Linearni model invertora u režimu malih signala za računanje napona šuma...17 Slika 15. Fazni šum u elementima za kašnjenje i baferima...18 Slika 16. Spektar faznog šuma u baferima i elementima za kašnjenje...18 Slika 17. Blok šeme arhitekture PLL kola...19 Slika 18. Linearizovani model PLL kola za male signale...19 Slika 19. Džiter u naponski kontrolisanim oscilatorima...0 Slika 0. Ciklus-po-ciklus džiter u oscilatoru...1 Slika 1. Pojednostavljeni model DLL (a) i PLL (b) kola sa izvorom šuma... Slika. Džiter u PLL i DLL kolu...3 Slika 3. Analogna linija za kašnjenje...6 Slika 4. Strujno oslableni element za kašnjenje...7 Slika 5. Pojednostavljena šema strujno oslabljenog elementa za kašnjenje...7 Slika 6. Zavisnosti kašnjenja t d od kontrolnog napona ctrl za strujno oslabljeni element za kašnjenje...8 Slika 7. Šema kapacitivno opterećenog elementa za kašnjenje...9 Slika 8. Zavisnost kašnjenja od kontrolnog napona kod kapacitivno opterećenog elementa za kašnjenje...30 Slika 9. Strujno oslabljeni elementa za kašnjenje sa prekidačima prema (a) izlazu i (b) napajanju...30 Slika 30. Elementa za kašnjenje sa kontrolom struje pražnjenja...31 Slika 31. Šeme diferencijalnih elemenata za kašnjenje...31 Slika 3. Šeme diferencijalnog elemenata za kašnjenje sa regulacijom pozitivne povratne sprege...3 Slika 33. Šeme diferencijalnog pojačavača kao elemenata za kašnjenje...3 Slika 34. Karakteristike kašnjenja od kontrolnog napona za četiri vrste analognih elementa...33 Slika 35. Šema CMOS invertora (a) i pojednostavljeni model (b)...35 Slika 36. Talasni oblik napona na ulazu i izlazu CMOS invertora...35 Slika 37. Digitalna linija za kašnjenje bazirana na multiplekseru...37 Slika 38. Kašnjenje u funkciji broja elementa kod digitalne linije za kašnjenje...37 Slika 39. Digitalna linija za kašnjenje bazirana na pomeračkom registru...38 Slika 40. Digitalna linija za kašnjenje u obliku trostepenog niza gejtova...38 Slika 41. Šema digitalno kontrolisanog strujno oslabljenog elementa za kašnjenje...39 Slika 4. Šema digitalno kontrolisanog kapacitivno opterećenog elementa za kašnjenje...39 Slika 43. Hibridna linija za kašnjenje...40 Slika 44. Kombinacija digitalne i analogne linije za kašnjenje...40 Slika 45. Linija za kašnjenje sa višefaznim izlaznim taktom...40 Slika 46. Komponente fazne negativne reakcije u DLL...4 Slika 47. Šema (a) i prenosna karakteristika (b) fazni-frekvencijskog detektora...4 Slika 48. Fazni-frekvencijski detektor realizovan sa NAND kolima...43 Slika 49. Šema dinamičkog faznog detektora...43 Slika 50. Signali na ulazu i izlazu faznog detektora kada prednjači signal BACK (a), kada prednjači signal REF (b)...44 Slika 51. Konfiguracija strujne pume sa prekidačima na izlazu (a) i sa prekidačima na napajanju (b)...44 Slika 5. Šema strujne pumpe sa bias kolom...45 Slika 53. Šeme niskofrekventnih filtara i veza sa strujnom pumpom...45 Slika 54. Šeme korektora širine impulsa...46 Slika 55. Promena izlaznog napona korektora širine impulsa pri promeni napona DDC...47 Slika 56. Promena širine impulsa u funkciji napona DCC za kola sa slike Slika 57. išefrekvencijski i višefazni DLL sintezator takta...50 Slika 58. Naponski kontrolisan element za kašnjenje sa generatorom impulsa...51 v

6 vi Slika 59. Kolo za kombinovanje ivica (a) četvorofazni udvostučavač frekvencije f ref (b) dvofazni učetvorostručavač frekvencije f ref...51 Slika 60. Talasni oblik višefaznog i višefrekvencijskog takta...5 Slika 61. Nagomilavanje džitera u ring oscilatoru i liniji za kašnjenje...5 Slika 6. Simulacija praćenja džiter pri ±100m šuma u naponu napajanja...53 Slika 63. Nagomilavanje džitera u osmostepenoj liniji za kašnjenje simuliran pri frekvenciji takta od 0MHz...53 Slika 64. Tipični interfejs kod digitalnih sinhronih blokova...54 Slika 65. Distribucija takta između blokova...54 Slika 66. Analogni konvertor napona u digitalnu vrednost (a) blok šema i (b) talasni oblik napona...56 Slika 67. Brojački konvertor napona u digitalnu vrednost (a) blok šema i (b) talasni oblik napona...56 Slika 68. Tipična ernier linija za kašnjenje...57 Slika 69. Blok šema uređaja za merenje vremenskog intervala...57 Slika 70. Šema ulaznog bloka...58 Slika 71. Talasni oblik napona u karakterističnim tačkama ulaznog bloka...58 Slika 7. Analogni naponski kontrolisani element za kašnjenje...59 Slika 73. Propagaciono kašnjenje u zavisnosti od kontrolnog napona C...59 Slika 74. Hardverska struktura memorijskog elementa i naponski kontrolisanog elementa za kašnjenje...60 Slika 75. Modifikovana tehnika ernier kašnjenje...60 Slika 76. DLL u povratnoj petlji ernier konvertora...60 Slika 77. Prostiranje start S i i stop C i impulsa...61 Slika 78. Prostiranje start i stop impulsa kroz ernier konvertor...6 Slika 79. Konvencionalna PWCL: (a) sa parnim brojem bafera; (b) sa neparnim brojem bafera;...63 Slika 80. PWCL sa fiksnom fazom...65 Slika 81. PWCL sa brzim uspostavljanjem stabilnog stanja...65 Slika 8. Blok dijagram APWCL...66 Slika 83. PIUS blok: (a) električna šema, (b) ekvivalentna šema...66 Slika 84. PIUS ulazni i izlazni talasni oblik...67 Slika 85. Kašnjenje rastuće i opadajuće ivice od kontrolnog napona ctrl...67 Slika 86. Odnos impuls-perioda u zavisnosti od kontrolnog napona ctrl...67 Slika 87. Električna šema strujne pumpe SP Slika 88. Električna šema strujne pumpe SP...68 Slika 89. Kontroler strujne pumpe...69 Slika 90. Prelazni režim APWCL...70 Slika 91. (a) Strukturalna blok šema APWCL za nonlinearni režim, (b) realna karakteristika zasićenja pojačavača, (c) karakteristika zasićenja pojačavača sa zanemarenom dinamikom PIUS, (d) izmenjena karakteristika pod (c) dobijena uvođenjem adaptivne struje iz SP, (e) strukturalna blok šema APWCL za linearni režim...71 Slika 9. Grafička prezentacija kriterijum stabilnosti Popova za APWCL...7 Slika 93. Rezultati simulacije (a) Konvencionalna PWCL i (b) Adaptivna PWCL...74 Slika 94. Opšta arhitektura analogne linije za kašnjenje...78 Slika 95. Talasni oblici napona u liniji za kašnjenje...78 Slika 96. Talasni oblik napona u elementu za kašnjenje pri promeni struje I...79 Slika 97. Talasni oblik napona u liniji za kašnjenje pri promeni napona...79 Slika 98. Principijelna šema elementa za kašnjenje...80 Slika 99. Šema kola za podešavanje histerezis napona H+ i H...81 Slika 100. Promena napona H+ i H od kontrolnog napona ctrl...81 Slika 101. Šema kola za generisanje histerezis napona H...81 Slika 10. Kompletna šema analognog elementa za kašnjenje...8 Slika 103. Talasni oblici napona dobijeni simulacijom u elementu za kašnjenje...8 Slika 104. Kašnjenje u funkciji od kontrolnog napona ctrl...83 Slika 105. Relativno odstupanje karakteristike kašnjenja u odnosu na idealno linearnu...83 Slika 106. Strujno oslabljeni element za kašnjenje sa simetričnim opterećenjem...84 Slika 107. Pojednostavljena šema strujno oslabljenog elementa za kašnjenje sa simetričnim opterećenjem...85 Slika 108. Propagaciono kašnjenja u zavisnosti od kontrolnog napona za strujno oslabljene elemente za kašnjenje sa simetričnim opterećenjem...86 Slika 109. Greška linearnosti kašnjenja u zavisnosti od kontrolnog napona za različite odnose (W 3 /L 3 )/(W 5 /L 5 ) i (W 4 /L 4 )/(W 6 /L 6 )...87 Slika 110. Rezultat simulacije i analitički model za vreme kašnjenja u zavisnosti od kontrolnog napona...87 Slika 111. Naponski kontrolisani element za kašnjenje i bias kolo...88 Slika 11. Blok šema bias kola...88 Slika 113. Šema bias kola...89 Slika 114. Zavisnost izlazne struje i ulaznog napona kod bias kola sa slike 113. a u saglasnosti sa analitičkim modelom Slika 115. HSpice simulacija bias kola...91

7 Slika 116. Blok šema četvorostepene linije za kašnjenje...9 Slika 117. Kašnjenje τ (a) i greška linearnosti τ (b) u zavisnosti od kontrolnog napona ctrl...9 Slika 118. Blok šema modifikovanog DLL kola...93 Slika 119. HSpice simulacija prelaznog režima u predloženom DLL...94 Tabele Tabela 1. Karakteristike tipova DLL arhitektura...1 Tabela. Karakteristike DLL i PLL kola... Tabela 3. Karakteristike analognih elementa za kašnjenje...34 Tabela 4. Karakteristike linija za kašnjenje...41 Tabela 5. Karakteristike kola za korekciju širine impulsa...48 Tabela 6. Karakteristike operativnosti DLL i PLL kola...55 Tabela 7. Četiri regiona rada...69 Tabela 8. Karakteristike linearnih analognih elementa za kašnjenje...95 vii

8

9 Uvod Kod obrade podataka u sinhronim sistemima, takt signal služi za korektnu vremensku sinhronizaciju različitih signala. Zbog toga se takt može smatrati jednostavnim kontrolnim (upravljačkim) signalom koji je definisan posebnim atributima. Kola za distribuciju takta opterećena su velikim brojem potrošača jer se takt prenosi i do najudaljenijih delova kola ili sistema kroz razgranatu mrežu vodova. Frekvencija takta je najveća u sistemu, a svakako je veća od brzine obrade podataka i drugih kontrolnih signala. Takt signal se može smatrati referentnim, samo ako je njegov talasni oblik korektnog oblika. U slučaju izostajanja ili gubitka nekog od atributa takta, nije moguć korektan rad celog sistema što sigurno dovodi do greške. Sposobnost da se upravlja brzim kolima za prenos podataka i takta sa finom vremenskom rezolucijom je značajna za sinhrone digitalne i mešovite analogno digitalne sisteme vrhunskih karakteristika. Oprema za testiranje i merenje, telekomunikacije, vojne i medicinske aplikacije kao i oprema za procesnu kontrolu su oblasti koje zahtevaju veoma finu rezoluciju vremena. U nekim standardnim aplikacijama, za koje se može reći da su klasični primeri primene određivanja vremena sa visokom tačnošću i rezolucijom spadaju oprema za automatsko testiranje LSI kola [19], ultrazvučni merači protoka fluida [16], detektori vremena preleta čestica u nuklearnim istraživanjima [130], laserski daljinomeri [11], itd. Za takve sisteme, zahteva se visoka rezolucija vremena koja može da iznosi od 10ps do 500ps, što je obično kraće od minimalne širine impulsa koji se može ostvariti u tim sistemima. Logički analizatori i generatori podataka i impulsa su primer za sinhrone digitalne sisteme, u kojima se takt koristi kao vremenska referenca. Za pravilan rad digitalnih i mešovitih analogno-digitalnih kola visokih performansa neophodno je obezbediti kvalitetan taktni signal. Sa povećanjem rednih frekvencija i smanjenjem dimenzija LSI kola, projektovanje sistema za sintezu i distribuciju takta donosi brojne teškoće. Taktni signal je definisan sa više parametara kao što su frekvencija, faza, odnos širine i periode impulsa, ali i vrednošću džitera (jitter) i košenjem takta (clock skew). Kvalitetno rešenje kola za sintezu i distribuciju takta predviđa minimiziranje negativnih svojstva kao što su džiter i košenje takta. Kola koja se koriste za sintezu, distribuciju, sinhronizaciju i oblikovanje referentnog takta su: elementi i linije za kašnjenje, DLL (Delay Locked Loop) i PLL (Phase Locked Loop) kola, i kola za korekciju širine impulsa (Duty Cycle Corrector DCC, i Pulse Width Control Loop PWCL). Ova disertacija bavi se opisom postojećih rešenja i predlaže moguća poboljšanja u realizaciji elemenata i linija za kašnjenje, DLL kola i kola za korekciju širine impulsa (PWCL). Elementi sa promenljivim kašnjenjem su kola čija je struktura slična invertoru, a koriste se za fino i kontrolisano kašnjenje u veoma brzim digitalnim integrisanim kolima. Pojedinačni elementi su jednostavna kola koja daju malu vrednost kašnjenja i uzak opseg regulacije. Za dobijanja većih vrednosti kašnjenja i šireg opsega regulacije, koristi se niz redno vezanih elemenata koji čini liniju za kašnjenje. Kod linije za kašnjenje vrednost i opseg regulacije kašnjenja je uvećan srazmerno broju elemenat upotrebljenih u liniji za kašnjenje. Linije za kašnjenje se mogu klasifikovati kao digitalno, analogno i hibridno (digitalno i analogno) kontrolisane [56]. Digitalno kontrolisana linija se realizuju kao dugačak niz elemenata sa malim i fiksnim kašnjenjem. Broj elemenata sa fiksnim kašnjenjem kroz koje se signal propušta je promenljiv, radi regulacije kašnjenja. Analogni naponski kontrolisani elementi za kašnjenje se realizuju kao kapacitivno opterećeni (shunt capacitor) [9], [30], [63]-[65] ili strujno oslabljeni (current starved) [56]-[63] invertori. Analogni elementi menjaju vrednost kašnjenja, tako što se pod dejstvom kontrolnog napona menja radni režim ili impedansa izlaznog opterećenja. Unutar ograničenog opsega, analogni elementi su pogodni za finu regulaciju kašnjenja, nasuprot tome digitalni elementi za kašnjenje su pogodni za grubu regulaciju kašnjenja u širem opsegu. Postoje brojne aplikacije u poluprovodničkoj LSI tehnologiji za aktivne elemente sa promenljivim kašnjenjem. Tipično ih srećemo kao sastavne delove u DLL (Delay Locked Loops) [47]-[94], više-faznim generatorima takta [30],[7],[75],[89], umnožavačima frekvencije [84]-[87], u kolima za sinhronizaciju takta [48],[63], konvertore za digitalizaciju vremenskih intervala (Time-to-Digital Converters TDC) [113]-[17], kod radiokomunikacionih sistema koji rade u proširenom spektru [74],[77], u kolima za praćenje PN koda [81], u kolima za korekciju širine impulsa (Pulse-Width Control Loop PWCL) [106]-[111], naponski kontrolisanim oscilatorima (oltage Controlled Oscillator CO) [35],[70],[89],[90], itd.

10 Linearizacija naponski kontrolisane linije za kašnjenje za primenu u DLL Linije za kašnjenje, u osnovnoj konfiguraciji, taktu dodaju kašnjenje što se u LSI kolima široko primenjuje za sinhronizaciju signala. Od jedno-faznog signala na ulazu linije za kašnjenje može se dobiti više-fazni takt koji se sastoji od signala koji su prošli kroz različit broj elementa za kašnjenje. Kombinovanjem više-faznih signala dobija se umnožavanje frekvencije referentnog signala. Za veoma finu digitalizaciju vremenskog intervala koristi se par linija čija se kašnjenja razlikuju. Rezolucija merenja vremena definisana je razlikom kašnjenja, koja ima veoma malu vrednosti, reda nekoliko desetina piko sekundi [117]. Kada postoji razlika u kašnjenju prednje i zadnje ivice takta, takav element za kašnjenje može se upotrebiti za korekciju širine impulsa (duty cycle). U slučaju da je kašnjenje prednje ivice malo a kašnjenje zadnje ivice veliko, dolazi do širenja taktnih impulsa i obrnuto u slučaju da je kašnjenje prednje ivice veliko a zadnje malo dolazi do sužavanja impulsa. Kada se u ovakvom korektoru doda i negativna reakcija dobija se petlja za kontrolu širine impulsa, PWCL. Ako se spoje ulaz i izlaz naponski kontrolisana linija za kašnjenje postaje ring CO kakav se često koristi u PLL aplikacijama. Pri tome mora biti ispunjen uslov oscilovanja, koji predviđa da se linija za kašnjenje sastoji od neparnog broja invertorskih stepena. Elementi sa promenljivim kašnjenjem su ključni blok u svim nabrojanim aplikacijama, jer od njihovih osobina zavisi tačnost, preciznost i kvalitet referentnog takta. Podešavanje faze signala i usklađivanje sa referentnim taktom je moguće ostvariti propuštanjem signala kroz elemente (liniju) za kašnjenje. Ako se elementima za kašnjenje doda fazna povratna petlja, formira se kolo kod koga kašnjenje uvek ima željenu vrednost. Takva kola se zovu DLL (Delay Locked Loop) i po načinu dobijanja kašnjenja i upravljanja dele se na analogna, digitalna i hibridna. Kod analognog DLL upravljanje linijom za kašnjenje vrši se preko kontrolnog napona (analogna linija za kašnjenje), a kod digitalnog DLL preko digitalne kontrolne reči (digitalna linija za kašnjenje). Hibridna ili DLL sa dvostrukom petljom (dual-loop) se sastoji od redne veze analognog i digitalnog DLL kola, što predstavlja pokušaj da se objedine dobre osobine obe arhitekture. Istraživanje i razvoj DLL kola i aktivnih elementa za kašnjenje je počeo kada su krajem osamdesetih i početkom devedesetih godina prošlog veka objavljeni prvi radovi u kojima je opisan princip rada DLL kola. Od tada je, u skladu sa sve širom primenom, DLL postao značajna oblast istraživanja a broj publikovanih radova svake godine je sve veći. Osnovno DLL kolo je sastavljeno od: elemenata za kašnjenje, faznog detektora, strujne pumpe, i filtra petlje. Referentnim taktom se pobuđuje ulaz linije za kašnjenje. Fazni detektor meri grešku slaganja faze referentnog signala i signala na izlazu elementa za kašnjenje tako sto poredi rastuće ivice ova dva signala. Kombinacija strujne pumpe i filtra čini integrator na čijem izlazu se dobija kontrolni napon koji upravlja linijom za kašnjenje. DLL kolom se poništava fazna razlika između referentnog i izlaznog takta a vrednost kašnjenja odgovara trajanju jedne periode referentnog takta. Rezultat je kolo kojim je moguće vršiti veoma fino, precizno i tačno upravljanje kašnjenjem u sistemima za sintezu i distribuciju takta. DLL je složeno kolo, sastavljeno od više komponenti od kojih svaka pojedinačno predstavlja izazov pri projektovanju i značajno utiče na performanse kola. Ako izuzmemo liniju za kašnjenje digitalnih signala, ostale komponente DLL kola su istraživane i primenjivane u praksi i ranije jer su već bile sastavni deo u raznim aplikacijama, a pre svega u PLL kolima. Primena DLL kola obuhvata široku oblast, počev od svuda prisutnih komercijalnih uređaja do visoko profesionalnih primena. Zahvaljujući primeni DLL kola moguće je realizovati brze RAM memorije dok bez njih ne bi mogli da postoje brzi interfejsi poput USB ili IEEE 1394 (firewire interfejs). Ima ih u FPGA čipovima najpoznatijih proizvođača [8], u telekomunikacijama u kolima za praćenje PN koda i sistemima sa proširenim spektrom, mernoj opremi, itd. Najširu primenu DLL kolo je našlo kao interfejs u sinhronim digitalnim i mešovitim analogno digitalnim sistemima sa ciljem da se koriguje kašnjenje u kolima za distribuciju takta i minimiziraju neželjeni efekti poput košenja ivica (clock skew) i džitera (jitter). U ovom tipu aplikacija, DLL prati ulazni takt i obezbeđuju njegovo regenerisanje i dalju distribuciju uz strogo poštovanje zahteva dizajna. Osim kontrole kašnjenja DLL kolo ima značajnu primenu i kod regulacije i drugih parametara takt signala. Kod pravilno projektovanog DLL kola izlazni džitera ima nizak nivo, pa se koristi i za kvalitetnu sintezu frekvencije [84]- [86]. DLL kolo je namenjeno da podešavanjem kašnjenja izvrši sinhronizaciju referentnog i izlaznog signala i u tom smislu utiče samo na fazu signala. Da bi se u potpunosti kontrolisao kvalitet taktnih signala potrebno je korigovati i njihov oblik. Za oblik pravougaonih signala bitne su dve karakteristike, vreme uspostavljanja rastuće i opadajuće ivice i odnos trajanja impulsa i pauze signala. Zato osim osnovnih komponenti DLL kola

11 Uvod postoje i dodatna kola i komponente koja sa DLL čine jedinstvenu celinu u pogledu funkcionalnosti i realizacije a bazirani su na kolima za kašnjenje. Propuštanjem takta kroz liniju za kašnjenje rešava se problem košenja takta. Zahvaljujući pojačanju koje ima niz od više elementa za kašnjenje i činjenici da upotrebljeni elementi ne trpe velika kapacitivna opterećenja (kakva postoje u distributivnoj mreži) skraćuje se vreme uspostavljanja rastuće i opadajuće ivice takta. Tako takt ponovo dobija pravougaoni oblik i eliminiše se problem košenja takta. Pri prostiranju takta kroz distributivnu mrežu dolazi do poremećaja odnosa impuls pauza usled nebalansiranosti karakteristike P-kanalnog i N-kanalnog tranzistora u baferima. Dolazi do sužavanja ili širenja impulsa, što u najgorem slučaju može da dovede do potpunog gubitka (nestajanja) takta u distributivnoj mreži. Korektor širine impulsa baziran je na elementima za kašnjenje kod kojih je moguće nezavisno podešavati kašnjenje prednje odnosno zadnje ivice impulsa [58],[110], a u aplikacijama se često kombinuje sa DLL kolom. Kada se u ovakvom korektoru doda i kontrolna povratna petlja dobija se PWCL. Kada je u pitanju merna oprema, najpoznatija aplikacija DLL kola je konvertor vremena u digitalnu vrednost visoke rezolucije, TDC (Time-to-Digital Convertor). Ova aplikacija je bazirana na ernier (nonius) liniji za kašnjenje [61],[13]. Razlika u kašnjenju između dva lanca elementa za kašnjenje, jednog za start a drugog za stop impuls, je kontrolisana sa DLL kolom. DLL kolo i elementi sa promenljivim kašnjenjem su ključni blok sa aspekta dizajna u navedenim aplikacijama, jer od njihovih osobina zavisi tačnost i preciznost takta. Postoji očigledna sličnost arhitektura DLL i PLL kola, dok je razlika među njima u tome što DLL sadrži liniju za kašnjenje a PLL oscilator. Tradicionalno, PLL se koristi za sintezu visoko-frekventnog takta. U aplikacijama u kojima nije potrebno umnožavanje frekvencije, DLL predstavlja bolji izbor jer nema nagomilavanja džitera kao u kolima sa oscilatorom. DLL kolo ima prenosnu funkciju prvog reda, pa je apsolutno stabilno a vreme potrebno za uspostavljanje stabilnog stanja je kratko. PLL je kolo koji ima prenosnu karakteristiku višeg reda, pa je njegov odziv sporiji i čini ga potencijalno nestabilnim. Rad PLL je baziran na naponski kontrolisanim oscilatorima (oltage Controlled Oscillator CO) kojima je svojstveno da nagomilavaju faznu grešku (džiter) u toku više oscilacija, pri čemu je nagomilavanje ograničeno sa propusnim opsegom petlje [96],[97]. Kada je uređaj sa PLL u okruženju sa jakim izvorima šuma (koji dolazi kroz napon napajanja ili supstrat integrisanog kola a uzrokuje ga rad ostalih, najčešće digitalnih blokova) regulacija kašnjenja ne može biti potpuno korektna. Unutar opsega regulacije, digitalno kontrolisane linije za kašnjenje su linearne jer svaki element daje identičnu vrednost kašnjenja. Za razliku od digitalno kontrolisanih sve standardne realizacije analognih elementa za kašnjenje su nelinearne, tj. regulacija kašnjenja u zavisnosti od kontrolnog napona je nelinearna funkcija. Zbog toga je najveća pažnja posvećena realizaciji analognog elementa za kašnjenje kod koga postoji linearna veza između kontrolnog napona i dobijenog kašnjenja u celom opsegu regulacije. U ovoj disertaciji su predložena tri nova rešenja. Prvo je zasnovano na kontroli histerezis napona kod bafera, a ostala dva su modifikovane verzije strujno oslabljenog elementa za kašnjenje. Elementi za kašnjenje se obično sastoje od dva invertorska stepena da bi imali neinvertujuću logičku karakteristiku. Drugi stepen dodatno služi da svojim pojačanjem popravi oblik impulsa, tj. ubrza uspostavljanje ivica i ublaži košenje signala. Pokazano je da postoji linearna veza između dobijenog kašnjenja i širine histerezisa kod drugog stepena u elementu za kašnjenje. Promenom napona praga za vreme pozitivnog i negativnog perioda ulaznog taktnog signala, ostvarujemo promenu širine histerezisa. Kada se drugi stepen realizuje kao brzi komparator, širina histerezisa se menja linearno sa kontrolnim naponom. To je iskorišćeno za realizaciju elementa sa linearnom regulacijom kašnjenja. Drugo predloženo rešenje za element za kašnjenje je zasnovano na modifikaciji strujno oslabljenog elementa za kašnjenje. Linearizacija je dobijena dodavanjem simetričnih opterećenja (symmetric load) paralelno sa tranzistorima koji su izvori konstantne struje. Struja punjenja i pražnjenja izlazne parazitne kapacitivnosti zbog toga više nije konstantna već se dinamički menja u toku promena stanja. Ako se ispune određeni uslovi, regulacija kašnjenja tako modifikovanog strujno oslabljenog elementa za kašnjenje postaje približno linearna. I treće predloženo rešenje se bazira na strujno oslabljenom elementu za kašnjenje. Osnovno kolo elementa nije izmenjeno, već je urađen redizajn bias kola. Standardna realizacija bias kola linearno kontroliše struju punjenja i pražnjenja izlazne kapacitivnosti u strujno oslabljenim elementima za kašnjenje. Kako je kašnjenje u recipročnoj relaciji sa strujom, ukupna regulaciona karakteristika je nelinearna. Predloženo rešenje koristi nelinearno bias kolo sa regulacijom struje koja je u recipročnoj relaciji sa kontrolnim naponom. Ukupna karakteristika je proizvod dve nelinearne funkcije koje zajedno daju linearnu karakteristiku regulacije kašnjenja od kontrolnog napona. 3

12 Linearizacija naponski kontrolisane linije za kašnjenje za primenu u DLL Sva tri predložena rešenja imaju prednosti i nedostatke o kojima će biti reči u nastavku. Takođe, biće izvedeni analitički modeli i prikazani rezultati simulacija za sva predložena kola. Da bi rezultati bili verodostojni upotrebljeni su originalni modeli za 1.µm CMOS tehnologiju, nivo 47, HSpice softver uz poštovanje svih pravila projektovanja analognih kola za datu tehnologiju. Rezultati pokazuju da je za predložene elemente promena kašnjenja u zavisnosti od kontrolnog napona linearna u punom opsegu regulacije. Pored toga, pažnja će biti usmerena ka novim rešenjima u arhitekturi DLL kola projektovanih za specifične aplikacije. Prva opisana aplikacija je sintezator više-frekvencijskog i više-faznog takta sa malim izlaznim džiterom. Sintezator u osnovi radi kao konvencionalni analogni DLL, koji je proširen kolom za kombinovanje ivica signala dobijenih sa izlaza elemenata za kašnjenje. Kolo za kombinovanje ivica je realizovano od standardnih logičkih kola i omogućava sintezu takta sa različitim brojem faza i na različitim frekvencijama. Broj elementa za kašnjenje određuje maksimalan broj faza ili maksimalan faktor umnožavanja referentne frekvencije frekvencija ili različite kombinacije broja faza i faktora umnožavanja frekvencija. Rekonfigurabilnost kola za sintezu frekvencije čini ovo rešenje pogodnim generatorom takta za dizajn kola sa malom potrošnjom (low-power design). Predloženo je novo rešenje za realizaciju sistema za merenje vremenskog intervala visoke rezolucije. Primenjen je poznati princip ernier (nonius) tehnike za digitalizaciju vremenskog intervala, čiji je rad baziran na elementima za kašnjenje. Potrebno je da postoje dve linije za kašnjenje, jedna sporija za prostiranje start impuls (koji određuje početak merenja) i druga brža za prostiranje stop impulsa (koji određuje kraj merenja). Broj elemenata za kašnjenje je identičan u obe linije, tako da svaki element ima svoj par u drugoj liniji. Parovi imaju zajednički memorijski element čija je uloga da sačuva rezultat merenja posle prolaska start i stop impulsa. Prva novina u predloženoj realizaciji je upotreba novog linearnog elementa za kašnjenje sa veoma finom regulacijom kašnjenja. Druga novina je realizacija memorijskih elemenata od već postojećih elemenata za kašnjenje, dodavanjem samo jednog invertora. Konvencionalna realizacija memorijskih elementa je sa master-slave D flip-flopovima. Kvalitetno rešenje, koje vremenski interval meri sa visokom rezolucijom, sastoji se od velikog broja elemenata koji se razlikuju po kašnjenju, pri čemu je razlika mala. elikom broju elemenata za kašnjenje je potreban veliki broj memorijskih elemenata. Predložena realizacija značajno pojednostavljuje ernier kolo i čini ga bržim, jer se ne koriste master-slave flip-flopovi. Jedna od tema koja će biti predmet istraživanja u ovoj disertaciji je i kolo za korekciju širine impulsa, PWCL (Pulse-Width Control Loop), za koje će biti predložena nova arhitektura sa značajnim poboljšanjima. Konvencionalno rešenje PWCL ima problem sa dugim trajanjem nelinearnog režima pri uspostavljanju stabilnog stanja u petlji. Problem potiče od sporog odziva strujne pumpe kojom se meri odnos impuls-pauza izlaznog takta. U toku nelinearnog režima kontrolni napon koji upravlja radom korektorom širine impulsa je u negativnom zasićenju, što znači da je van opsega regulacije. Standardna rešenja korektora širine impulsa [106] kada su van opsega regulacije ne generišu izlazni takt. Posledica je potpuni prestanak rada mreže za distribuciju takta i celog sistema. U disertaciji je predložena nova adaptivna PWCL arhitektura. Izmenjena arhitektura sadrži mehanizam koji kada prepozna nelinearni režim petlje rekonfiguriše strujnu pumpu koja meri odnos impuls-pauza na izlazu. Rekonfiguracijom se višestruko poveća struja punjenja-pražnjenja kondenzatora na izlazu strujne pumpe, a proporcionalno povećanju struje skraćuje se vreme njenog odziva, a samim tim i trajanje nelinearnog režima. Na ovaj se način trajanje nelinearnog režima može da skrati za red veličina ali ne i potpuno ukine, tako da i dalje ostaje problem negativnog zasićenja kontrolnog napona kada se ne generiše takt na izlazu PWCL. Da bi se i ovo prevazišlo, predložena je nova realizacija kola za korekciju širine impulsa koja generiše takt i kada je kontrolni napon van opsega regulacije (u negativnom zasićenju). Sa dve predložene izmene ostvareno je da se vreme odziva PWCL značajno skraćuje i nema gubitka izlaznog takta u toku prelaznog režima. Za sva predložena rešenja biće dat detaljan opis kao i odgovarajući analitički model. Konačna verifikacija predloga biće urađena u obliku HSpice i PSpice simulacije uz korišćenje realnih modela, nivo (level) 47, i pravila projektovanja za 1. µm CMOS tehnologiju. Dobijeni rezultati za predložena rešenja će biti upoređeni sa rezultatima poznatih rešenja iz literature i biće pokazano da su zadovoljavajući. Pored uvodnog, disertacija sadrži još četiri poglavlja, zaključak i spisak korišćene literature. U drugom poglavlju biće opisane konvencionalne arhitekture analognih, digitalnih i hibridnih DLL kola. Posebna pažnja je posvećena konvencionalnoj analognoj DLL arhitekturi za koju su dati linearni modeli za režim malih signala u s i z domenu. Objašnjena je i opisana pojava džitera i faznog šuma u baferima i elementima za kašnjenje, kao jedan od osnovnih parametra za procenu kvaliteta DLL kola. Ukratko je 4

13 Uvod opisana i arhitektura PLL kola i objašnjen problem akumulacije džitera u naponski kontrolisanim oscilatorima. Izvršeno je poređenje opštih osobina DLL i PLL kola a pri tome je istaknuta superiornost DLL kola kada je u pitanju nivo izlaznog džitera. Na kraju, kroz zaključak je dat pregled najbitnijih detalja iz sadržaja druge glave. Treće poglavlje sadrži pregled standardnih rešenja iz literature za realizaciju DLL kola i to za svaki blok DLL i prateća kola posebno. Najopširnije će biti opisane linije i elementi za kašnjenje a naročito one koje pripadaju grupi analognih naponski kontrolisanih linija. Opisana je realizacija i princip rada faznog detektora, kao i strujne pumpe i niskofrekventnog filtra. Od pratećih kola, najznačajniji je korektor širine impulsa (Duty Cycle Corector DCC), pa će i o njemu biti reči na kraju ove glave. U četvrtom poglavlju biće opširnije opisane najvažnije aplikacije DLL kola. Ovde neće biti dat samo pregled rešenja iz literature, već će biti izloženi i predlozi za poboljšanje postojećih realizacija. Prva aplikacija je više-frekvencijski i više-fazni sintezatora takta sa DLL kolom koji se odlikujem niskim nivoom džitera. Druga aplikacija je kolo za merenje vremenskog intervala visoke rezolucije, ernijer tipa. U predlogu je zadržana konvencionalna arhitektura ali je realizacija elemenata za kašnjenje i memorisanje stanja značajno pojednostavljena. Treća aplikacija je adaptivna petlja za kontrolu širine impulsa, zasnovana na novoj arhitekturi. išestruko je skraćeno trajanje nelinearnog režima petlje, pa samim tim je značajno kraće trajanje prelaznog režima. Predložena poboljšanja su obrazložena i verifikovana kroz analizu i simulaciju kola. U petom poglavlju su opisane tri realizacije analognih naponski kontrolisanih elemenata za kašnjenja sa linearnom regulacijom kašnjenja u zavisnosti od kontrolnog napona u celom radnom opsegu. Prvo rešenje koristi promenu napona praga drugog stepena u elementu za kašnjenje. Drugo rešenje je modifikacija strujno oslabljenog elementa dobijena dodavanjem simetričnih aktivnih opterećenja. I treća realizacija je zasnovana na strujno oslabljenim elementima za kašnjenje ali sa modifikovanim nelinearnim bias kolom. Na kraju, u šestom poglavlju dat je zaključak u kome je predstavljen kratak pregled najbitnijih sadržaja i rezultata koji su opisanu u ovoj disertaciji. 5

14 Arhitektura DLL kola.1. Uvod DLL (Delay Locked Loop) je kolo koje ima sposobnost tačne i precizne regulacije kašnjenja takta sa veoma finom rezolucijom. Ova sposobnost je od velikog značaja za brze sinhrone digitalne i mešovite analogno-digitalne sisteme vrhunskih karakteristika. Zato je DLL kolo primenjuje kao deo računarske opreme, opreme za merenje i testiranje, kod komunikacionih sistema, itd. Zahtevana rezolucija regulacije kašnjenja se kreće u opsegu od ps, što je obično znatno kraći vremenski interval nego što iznosi minimalna širina taktnih impulsa u sistemima. Osim kontrole kašnjenja DLL kolo ima značajnu primenu i kod regulacije i drugih parametara takt signala. Standardno se primenjuje za korekciju košenja takta (clock skew). Kod pravilno projektovanog DLL kola izlazni džitera ima nizak nivo, pa se koristi i za kvalitetnu sintezu frekvencije. Ako se standardna arhitektura DLL kola dopuni kolima za kontrolu širine impulsa, tada se može održavati pravilna vrednost odnosa impuls-pauza taktnih signala. Arhitektura DLL kolo se bazira na primeni linije za kašnjenje, koja je realizovana kao niz redno vezanih elementa za kašnjenje. Upravljanje linijom za kašnjenje se vrši ili preko kontrolnog napona (analogna DLL) ili preko digitalne kontrolne reči (digitalna DLL). Za dobijanje kontrolnih signala koristi se fazna povratna petlja koja obezbeđuje da kašnjenje ima takvu vrednost koja će obezbediti potpuno slaganje faza između ulaznog referentnog i rezultujućeg izlaznog takta. U ovom poglavlju disertacije biće opisane konvencionalne arhitekture analognih, digitalnih i hibridnih DLL kola. Posebna pažnja je posvećena konvencionalnoj analognoj DLL arhitekturi za koju su dati linearni modeli za režim malih signala u s i z domenu. Objašnjena je i opisana pojava džitera i faznog šuma u baferima i elementima za kašnjenje, kao jedan od osnovnih parametra za procenu kvaliteta DLL kola. Ukratko je opisana i arhitektura PLL kola i objašnjen problem akumulacije džitera u naponski kontrolisanim oscilatorima. Izvršeno je poređenje opštih osobina DLL i PLL kola a pri tome je istaknuta superiornost DLL kola kada je u pitanju nivo izlaznog džitera. Na kraju, kroz zaključak je dat pregled najbitnijih detalja iz sadržaja druge glave... DLL arhitekture DLL je složeno kolo koje digitalnim (pravougaonim) signalima dodaje potrebnu vrednost kašnjenja, što omogućava njihovu sinhronizaciju sa referentnim signalom. Negativna reakcija u DLL kolu, obezbeđuje da na izlazu dobija zakašnjen signal koji je fazno podešen sa referentnim signalom. Najznačajniji deo DLL kola je podesiva linija za kašnjenje, pa se njenim izborom, a pre svega izborom načina na koji se njome upravlja, određuju način rada, konstrukcija i osobine DLL kola. Slika 1. Tipične karakteristike kašnjenja u zavisnosti od digitalnog (a) i analognog (b) kontrolnog signala

15 Arhitektura DLL kola Upravljački signal za liniju za kašnjenje može biti analogni (napon ili struja) ili u obliku digitalne reči. Da bi se jasno opisale osnovne karakteristike ova dva osnovna tipa upravljanja linijom za kašnjenjem, na slici 1 su prikazane tipične karakteristike kašnjenja u zavisnosti od digitalnog 1(a) odnosno analognog 1(b) kontrolnog signala. Karakteristika kašnjenja u funkciji od digitalne kontrolne reči je diskretna i linearna. Minimalan korak sa kojim (rezolucija) se može regulisati kašnjenje je τ a budući da je karakteristika linearna kada kontrolna reč ima vrednost n ostvareno kašnjenje će imati vrednost n τ. Prednost ovakvog načina upravljanja linijom za kašnjenje je linearnost a nedostatak diskretna karakteristika koja ne dozvoljava finu regulaciju kašnjenja. Kada se regulacija kašnjenja vrši analognim signalom tipična karakteristika je kontinualna i nelinearna. Kontinualna karakteristika omogućava finu regulaciju kašnjenja a nelinearnost karakteristike je najveći nedostatak analogno upravljane linije za kašnjenje. Zavisno od primenjenog principa rada kola za kašnjenje, DLL arhitekture se mogu da klasifikuju u tri vrste: analogne [56]-[65], digitalne [47]-[54] i hibridne ili sa dvostrukom petljom (dual loop) [6],[91],[13]...1. Arhitektura analognog DLL kola U analognom DLL kolu koristi se naponski (ili strujno) kontrolisana linija za kašnjenje. Ona je sačinjena od niza elemenata za kašnjenje EK i, i=1,...,n, vezanih na red, sa zajedničkim kontrolnim signalom ( ctrl ). Kontrolni napon utiču na statičke i dinamičke osobine elemenata za kašnjenje, što dovodi do promene vrednosti propagacionog kašnjenja. Pojedinačni elementi imaju ograničen opseg regulacije pa se zato, u cilju proširenja opsega regulacije kašnjenja, veći broj njih vezuje redno i tako formira liniju za kašnjenje. Negativna reakcija u petlji DLL kola, čiji je rezultat rada kontrolni napon ctrl, određuje rad linije za kašnjenje. Blok šema arhitekture analognog DLL kola je prikazan na slici. Slika. Blok šeme arhitekture analognog DLL kola Arhitektura analognog DLL kola sa slike sadrži: analognu naponski kontrolisanu liniju za kašnjenje, NKLK, fazni detektor, FD, strujnu pumpu, SP, i niskofrekventni filtar prvog reda, NFF. NKLK se sastoji od serijski vezanih elemenata za kašnjenje, EK 1,...,EK n, na čijem ulazu je pobuda izvršena sa referentnim taktom, CLK ref. Na izlazu NKLK se dobija CLK out signal. On je ujedno i povratni signal čija se faza poredi u faznom detektoru (FD) sa fazom referentnog signalom CLK ref, da bi se odredila greška slaganja. Signali na izlazu faznog detektora kontrolišu rad strujne pumpe koja konstantnom vrednošću struje puni (signal UP) ili prazni (signal DOWN) kondenzator u niskofrekventnom filtru. Strujna pumpa (SP) i niskofrekventni filter (NFF) integrale izlaz FD i na taj način je dobijen kontrolni napon, ctrl, koji upravlja 7

16 Linearizacija naponski kontrolisane linije za kašnjenje za primenu u DLL radom NKLK. Kada je DLL pravilno projektovan i realizovan, negativna reakcija u povratnoj petlji deluje tako da će proizvesti potpunog slaganja između izlaznog CLK out i referentnog CLK ref takta. Pri uspostavljenom stabilnom radnom režimu u DLL kolu, ukupno kašnjenje NKLK će biti jednako trajanju jedne periode referentnog takta, T ref. ctrl EK 1 EK EK 3 EK 4 EK 5 CLK ref ϕ1 ϕ ϕ3 ϕ4 ϕ5 (a) CLK ref ϕ 1 ϕ ϕ 3 ϕ 4 ϕ 5 (b) Slika 3. Naponski kontrolisana linija za kašnjenje sa 5 elemenata (a) i talasni oblik signala na izlazima elemenata (b) Na slici 3(a) je prikazana NKLK koja se sastoji od pet elemenata za kašnjenje, dok su na slici 3(b) prikazani talasni oblici na izlazima elemenata za kašnjenje (ϕ 1,...,ϕ 5 ) dobijeni kada je u DLL uspostavljen stabilan radni režim. Prednja ivica ulaznog signala CLK ref i izlaznog ϕ 5 su sinhronizovane dok su signali na izlazima ostala četiri elementa za kašnjenje, ϕ 1,..., ϕ 4, uniformno fazno razdešeni u odnosu na CLK ref. Ovo čini analognu liniju za kašnjenje pogodnom za generisanje višefaznih signala. Na slici 4 su dati talasni oblici napona u karakterističnim tačkama iz kojih se može videti proces koji prethodi uspostavljanja stabilnog radnog režima u DLL kolu. Na početku rada kola moguća su dva slučaja. Prvi je kada ulazni referentni takt, CLK ref, prednjači u odnosu na izlazni takt, CLK out, što je prikazano na slici 4(a). U tom slučaju fazni detektor generiše UP signal, kondenzator C (iz niskofrekventnog filtra) se puni strujom iz strujne pumpe i napon na njemu raste. Tako dobijeni porast kontrolnog napona, ctrl, deluje na liniju na kašnjenje tako što smanjuje vrednost njenog kašnjenja, pa je faza takta CLK out sve bliža fazi referentnog takta CLK ref. Na kraju, dolazi do potpunog slaganja ulaznog i izlaznog takta (CLK ref, CLK out ), fazni detektor prestaje da generiše UP signal i kontrolni napon ( ctrl ) dobija konstantnu vrednost. U drugom slučaju izlazni CLK out prednjači u odnosu na ulazni CLK ref takt, što je ilustrovano na slici 4(b). Tada fazni detektor generiše DOWN signal, kondenzator C se prazni strujom iz strujne pumpe dok napon na njemu opada. Umanjeni kontrolni napona ( ctrl ) povećava vrednost kašnjenja linije za kašnjenje pa je faza izlaznog takta (CLK out ) zbog dodatnog kašnjenja sve bliža fazi referentnog takta CLK ref. Na kraju prelaznog režima se uspostavlja stabilno stanje gde dolazi do potpunog slaganja ulaznog CLK ref i izlaznog CLK out takta, fazni detektor prestaje da generiše DOWN signal a kontrolni napon ctrl dobija konstantnu vrednost. 8

17 Arhitektura DLL kola Slika 4. Prelazni režim analognog DLL kada prednjači CLK ref signal (a) i kada prednjači CLK out signal (b)... Arhitektura digitalnog DLL kola Digitalno DLL kolo se bazira na diskretnoj digitalnoj liniji za kašnjenje kod koje se vrednost kašnjenja zadaje na osnovu trenutnog stanja n-bitne kontrolne reči. Linije za kašnjenje je realizovana kao niz elementa za kašnjenje koji svaki pojedinačno daje fiksno vreme kašnjenja. Iz tog razloga je karakteristika regulacije kašnjenja digitalne linije kvantizirana. Prekidačkom logikom se bira jedan od izlaza elemenata za kašnjenje, čija je faza najbliža fazi referentnog takta, a što određuje digitalna kontrolna reč. Dve standardne realizacije digitalne DLL su poznate iz literature [47]-[5]. 9

18 Linearizacija naponski kontrolisane linije za kašnjenje za primenu u DLL CLK ref Digitalno Kontrolisana Linija za Kašnjenje DKLK EK 1 EK EK 3 EK n n KA FD Konačni Automat Fazni Detektor SF Selektor Faze CLK out Slika 5. Blok šeme arhitekture digitalnog DLL kola baziranog na multiplekseru Blok šemi prve digitalne DLL arhitekture čiji je rad baziranim na multiplekseru, prikazane na slici 5, se sastoji od: Digitalno Kontrolisane Linije za Kašnjenje (DKLK), Selektor Faze (SF), Faznog Detektora (FD) i Konačnog Automata (KA). Digitalno Kontrolisana Linija za Kašnjenje (DKLK) sastoji od niza elemenata za kašnjenje, EK 1,...,EK n, sa fiksnom vrednošću kašnjenja, promenljive dužine. Selektor Faze (SF) je realizovan kao multiplekser i bira sa kog će se od elementa za kašnjenje formirati izlazni signal. Svaki od element unosi fiksnu vrednost kašnjenja, τ, pa je dobijeno kašnjenje t d proizvod broja elemenata kroz koje signal prolazi n i fiksnog kašnjenja, t d =n τ (vidi sliku 1(a)). Takt signali sa ulaza i izlaza linije za kašnjenje, CLK in i CLK out, se fazno porede u faznom detektoru (FD). U zavisnosti od toga koji od ova dva taktna signala fazno prednjači stanje brojača, koji je sastavni deo Konačnog Automata (KA), se povećava (inkrementira) ili smanjuje (dekrementira). Promena stanja brojača u konačnom automatu, prenose tu promenu na selektor faze koji povećava ili smanjuje broj elemenat u liniji za kašnjenje kroz koje signal prolazi. Nakon uspostavljanja stabilnog stanja u digitalnom DLL kolu, ukupno vreme kašnjenja između CLK in i CLK out, je približno podešeno na vrednost jedne periode referentnog takta T ref. Slika 6. Blok šeme arhitekture digitalnog DLL kola baziranog na pomeračkom registru Blok šemi druge digitalne DLL arhitekture čiji je rad baziranim na pomeračkom registru, prikazana na slici 6, se sastoji od: Digitalno Kontrolisane Linije za Kašnjenje (DKLK), Pomeračkog Registra (PR), Faznog Detektora (FD) i Taktnih Bafera (TB 1 i TB ). 10

19 Arhitektura DLL kola I kod ove arhitekture DLL kola, Digitalno Kontrolisane Linije za Kašnjenje (DKLK) se sastoji od n redno vezanih Elementa za Kašnjenje (EK) realizovanih sa logičkim I kolima. rednost kašnjenja se zadaje stanjem Pomeračkog Registra (PR). Na početku se u PR upiše informacija o željenom kašnjenju. Neka je flip-flop, FF i, postavljen na logičku jedinicu (H logička jedinica) a u svim ostalim flip-flop-ovima logička nula (L logička nula), FF j za j=1,...,n i j i. U tom slučaju će takt proći kroz niz elementa za kašnjenje, počevši od EK i pa sve do poslednjeg EK n, kao što to pokazuje siva linija na šemi sa slike 6. Takt signali sa ulaza i izlaza linije za kašnjenje, CLK in i CLK out, se fazno porede u faznom detektoru (FD). U zavisnosti od toga koji od ova dva taktna signala fazno prednjači stanje pomeračkog registra (PR) se pomera (shift) ulevo ili udesno. Pomeranje logičke jedinice u pomeračkom registru povećava ili smanjuje broj elemenat u liniji za kašnjenje kroz koje signal prolazi. Nakon uspostavljanja stabilnog stanja u digitalnom DLL kolu, ukupno vreme kašnjenja između CLK in i CLK out, je približno podešeno na vrednost jedne periode referentnog takta T ref. Taktni baferi, TB 1 i TB, podsećaju na važnu činjenicu da u realnom kolu takt sa ulaza i izlaza DLL-a mora da prođe kroz čitav niz bafera koji takođe unose određenu vrednost kašnjenja. Slika 7. Prelazni režim u digitalnom DLL kolu Na slici 7 je prikazan prelazni režim u digitalnom DLL kolu. Ukoliko sistem nije u stabilnom stanju, vrednost kašnjenja se menja posle svakog novog perioda referentnog takta, čije je trajanje T ref. Na osnovu informacije koja dolazi iz faznog detektora, menja se stanje brojača u konačnom automatu ili pomeračkom registru, što dovodi do promene vrednosti kašnjenja za fiksnu vrednost τ. Stanje brojača i vrednost kašnjenja će se menjati, na isti način i sa istim diskretni korakom, sve do momenta kada kašnjenje u digitalno kontrolisanoj liniji za kašnjenje dostigne približnu vrednost jedne periode referentnog takta T ref...3. Arhitektura hibridnog DLL kola Hibridna DLL ili kako se još u literaturi naziva DLL sa dvostrukom petljom (dual-loop DLL), prikazana na slici 8, sastoji se od serijski povezanog digitalnog i analognog DLL-a [91]. Hibridna DLL su razvijene da bi se kombinacijom dva osnovna tipa arhitekture spojile dobre osobine, finoća regulacije kašnjenja analogne i širok opseg digitalne DLL. Ovo je urađeno po ceni značajnog usložnjavanja hardvera, povećanja potrošnje energije i mogućih problema sa stabilnošću petlje [56]. Svaka od redno vezanih DLL petlji pojedinačno radi na već opisanom principu. CLK ref Digitalno Kontrolisana Linija za Kašnjenje DKDL Naponski Kontrolisana Linija za Kašnjenje NKLK CLK out n KA FD1 Konačni Automat Fazni Detektor 1 SF Selektor Faze Nisko- Frekventni Fltar Strujna Pumpa UP Fazni Detektor C NFF SP FD ctrl DOWN Slika 8. Blok šeme arhitekture hibridnog digitalnog DLL kola 11